過(guò)去，在系統(tǒng)時(shí)鐘低于50MHz的
電路板設(shè)計(jì)中，信號(hào)完整性(SI)問(wèn)題并不突出，在設(shè)計(jì)后期做適當(dāng)?shù)男薷木涂上齋I問(wèn)題或?qū)⑵溆绊懡抵磷畹停?，深次微米IC線寬的不斷縮小要求每個(gè)電路板設(shè)計(jì)都要考慮 SI問(wèn)題，SI分析也不再僅僅局限于高速設(shè)計(jì)。
最近，一家視覺(jué)檢測(cè)系統(tǒng)制造商的電路板設(shè)計(jì)工程師遇到一個(gè)令人困惑的現(xiàn)象：有7年歷史的產(chǎn)品在更換了生產(chǎn)線后出了問(wèn)題，該產(chǎn)品所需的器件同原有設(shè)計(jì)大致相同。唯一的不同點(diǎn)在于隨著現(xiàn)代IC制造制程的進(jìn)步，某些IC器件的尺寸大大減小了，速度也高了。那么，造成問(wèn)題的原因在哪?呢？
觀察發(fā)現(xiàn)，新的IC器件將SI問(wèn)題引入到低速系統(tǒng)之中，而設(shè)計(jì)工程師在其原有設(shè)計(jì)中從未遇到過(guò)類似問(wèn)題。
為盡量縮短開(kāi)發(fā)周期，設(shè)計(jì)工程師正嘗試著在設(shè)計(jì)初期就解決SI問(wèn)題。在低速設(shè)計(jì)中，解決此類問(wèn)題的常用辦法是盡量提出設(shè)計(jì)約束條件以防止?jié)撛趩?wèn)題的發(fā)生。只要設(shè)計(jì)工程師擔(dān)心某些信號(hào)路徑有可能出現(xiàn)問(wèn)題，他們就會(huì)規(guī)定極其嚴(yán)格的參數(shù)來(lái)防止最壞情況的發(fā)生。因此，布板的限制條件經(jīng)常迫使設(shè)計(jì)工程師在電路板上增加新層來(lái)解決串?dāng)_或干擾等SI問(wèn)題。
盡管采用這些方法能夠解決問(wèn)題，但這會(huì)導(dǎo)致產(chǎn)品的最終成本大大提高，而且性能受到限制。在激烈競(jìng)爭(zhēng)的市場(chǎng)上，成本是否最低、性能是否突出往往意味著產(chǎn)品的成功和失敗。例如，電路網(wǎng)路布線器的客戶過(guò)去常用一套陳舊的設(shè)計(jì)規(guī)則來(lái)解決SI問(wèn)題。當(dāng)采用由ViewLogic Systems公司開(kāi)發(fā)的一套SI驗(yàn)証工具來(lái)測(cè)試其設(shè)計(jì)時(shí)，工程師很快就意識(shí)到他們配置的設(shè)計(jì)約束條件太多。藉由大量的SI分析后，他們決定采用8層板來(lái)替代以前的24層板，這樣其制造成本削減了近200萬(wàn)美元。
不僅僅是高速問(wèn)題
越來(lái)越多的設(shè)計(jì)工程師發(fā)現(xiàn)SI問(wèn)題的成因不僅僅是高速設(shè)計(jì)。真正的原因不是系統(tǒng)時(shí)鐘速率的提高，而是驅(qū)動(dòng)器上升和下降時(shí)間的縮短。隨著制程技術(shù)的進(jìn)步及IC制造商轉(zhuǎn)向采用0.25微米或更小制程，他們所生產(chǎn)的標(biāo)淮元件具有更小的晶片尺寸和越來(lái)越快的邊緣速率。邊緣速率的提高最終會(huì)導(dǎo)致設(shè)計(jì)中高速問(wèn)題的產(chǎn)生，而傳統(tǒng)的高速分析是不考慮這類問(wèn)題的。
此外，當(dāng)IC制造商轉(zhuǎn)向可在更小面積上封裝更多功能的高密度器件時(shí)，需要開(kāi)發(fā)新型的封裝技術(shù)?，F(xiàn)在， BGA、CSP和MCM等封裝技術(shù)都可根據(jù)設(shè)計(jì)要求，在小型封裝內(nèi)提供更多的引腳和更少的封裝寄生參數(shù)。盡管這些新型器件所占面積極小，但它們也有其自身的問(wèn)題。例如，他們依然需要較長(zhǎng)的互連線作為信號(hào)線。
圖1：大約每隔三年電晶體門(mén)長(zhǎng)度就會(huì)縮短，而其相應(yīng)的開(kāi)關(guān)速率會(huì)成長(zhǎng)約30%
即便不考慮系統(tǒng)時(shí)鐘速率，高的上升時(shí)間和更長(zhǎng)的走線長(zhǎng)度也讓電路板設(shè)計(jì)工程師面臨著嚴(yán)峻的挑戰(zhàn)。只要傳輸線長(zhǎng)度引起的延遲超過(guò)驅(qū)動(dòng)器上升/下降時(shí)間有效長(zhǎng)度的六分之一，就會(huì)引起傳輸線問(wèn)題。例如，若上升時(shí)間為1 ns，走線邊緣速率為每英寸2ns，只要走線長(zhǎng)度超過(guò)1英寸，就會(huì)發(fā)生傳輸線問(wèn)題。眾所周知，走線長(zhǎng)度小于1英寸的電路板極為少見(jiàn)。因此，采用上升時(shí)間為1ns的設(shè)計(jì)肯定會(huì)出現(xiàn)高速設(shè)計(jì)問(wèn)題。隨著新型IC制程的出現(xiàn)(見(jiàn)圖1)，情況會(huì)變得越來(lái)越糟。因?yàn)樯仙龝r(shí)間將很快發(fā)展到1ns以下。實(shí)際上，大約每隔三年電晶體門(mén)長(zhǎng)度就會(huì)縮短，而其相應(yīng)的開(kāi)關(guān)速率會(huì)成長(zhǎng)約30%。
ns級(jí)邊緣速率
顯然，邊緣速率為0.5ns、時(shí)鐘速率超過(guò)400MHz、匯流排速率達(dá)到或超過(guò)100MHz的處理器正迫使PC設(shè)計(jì)工程師關(guān)注高速設(shè)計(jì)問(wèn)題，但是，即使設(shè)計(jì)工程師采用了新型FPGA技術(shù)和基于0.25微米制程的器件，若不進(jìn)行某種高速分析也很難開(kāi)發(fā)出可以正常工作的設(shè)計(jì)。
SI問(wèn)題的表現(xiàn)方式很多。當(dāng)邊緣速率上升時(shí)，時(shí)序問(wèn)題首先暴露出來(lái)。傳輸線效應(yīng)造成的阻尼振蕩(Ringing)、正尖峰(overshoot)和負(fù)尖峰(undershoot)有可能超過(guò)規(guī)定的噪音容限。在低速系統(tǒng)中，互連延遲和阻尼振蕩可以忽略不計(jì)，因?yàn)樵谶@種系統(tǒng)中信號(hào)有足夠的時(shí)間達(dá)到穩(wěn)定。但是當(dāng)邊緣速率加快，系統(tǒng)時(shí)鐘速率上升時(shí)，信號(hào)在器件之間的傳輸時(shí)間以及同步淮備時(shí)間都縮短了。
當(dāng)邊緣速率低于1ns時(shí)，串?dāng)_問(wèn)題也出現(xiàn)了。通常在高邊緣速率的高密度電路板中才會(huì)出現(xiàn)串?dāng)_問(wèn)題，其成因是走線之間的藕合。亞納秒級(jí)邊緣速率會(huì)引起高頻諧振，很容易藕合到鄰近的互連線中，從而造成串?dāng)_，擁有大量高速互連的電路板特別容易產(chǎn)生此類問(wèn)題。
當(dāng)高速器件的邊緣速率低于0.5ns時(shí)，電源系統(tǒng)穩(wěn)定性和EMI等問(wèn)題也隨之產(chǎn)生。來(lái)自大容量數(shù)據(jù)匯流排的數(shù)據(jù)交換速率特別快，當(dāng)它在電源層中產(chǎn)生足以影響信號(hào)的強(qiáng)波紋時(shí)，就會(huì)產(chǎn)生電源穩(wěn)定性問(wèn)題。高速信號(hào)也可能產(chǎn)生輻射，EMI因而也成為要關(guān)注的另一個(gè)設(shè)計(jì)問(wèn)題(圖2)。
電路板的完整設(shè)計(jì)
不幸的是，這些高邊緣速率所引起問(wèn)題在低速電路板設(shè)計(jì)中常常被忽視。設(shè)計(jì)工程師一般不會(huì)在這些設(shè)計(jì)中考慮SI問(wèn)題，所以真正的危險(xiǎn)在于當(dāng)仍然存在潛在問(wèn)題的情況下電路板被送去生產(chǎn)。此外，由于SI問(wèn)題本身具有不可預(yù)測(cè)性，它們有可能在最后的成品電路板測(cè)試中也難以發(fā)現(xiàn)。結(jié)果，在產(chǎn)品交付使用很長(zhǎng)時(shí)間后，這些問(wèn)題才最終以難以診斷的現(xiàn)場(chǎng)故障問(wèn)題顯露出來(lái)。
真正的風(fēng)險(xiǎn)在于較高的NRE(非重現(xiàn)工程)成本。每個(gè)電路板制造商在其產(chǎn)品的整個(gè)生命周期內(nèi)都不得不支付這種NRE費(fèi)用，此外，電路板制成之后才發(fā)現(xiàn)SI問(wèn)題所造成的額週邊設(shè)備計(jì)修改也會(huì)使NRE成本大大增加。
圖2：邊緣速率的上升是引起SI問(wèn)題的根本原因
在電子制造領(lǐng)域有一個(gè)廣為接受的公理，即當(dāng)產(chǎn)品從設(shè)計(jì)階段進(jìn)入制造階段后，返工成本會(huì)呈指數(shù)級(jí)成長(zhǎng)，產(chǎn)品投入使用后，返工成本會(huì)更高。若那些看起來(lái)運(yùn)行正常的電路板設(shè)計(jì)在交付給用戶并投入使用后才發(fā)現(xiàn)故障，那么它們給產(chǎn)品開(kāi)發(fā)成本結(jié)構(gòu)帶來(lái)的風(fēng)險(xiǎn)要比傳統(tǒng)高速設(shè)計(jì)中發(fā)現(xiàn)的SI問(wèn)題大得多。這些成本不光在額外的返工中直接表現(xiàn)出來(lái)，而且也間接地表現(xiàn)在客戶滿意度和信任度的損失方面。
總而言之，這些問(wèn)題要求在電路板的開(kāi)發(fā)過(guò)程中引進(jìn)一種新型安全設(shè)計(jì)措施以防止SI問(wèn)題引入制造過(guò)程。為此，ASIC設(shè)計(jì)工程師必須將消除SI問(wèn)題作為與ASIC代工廠商所簽協(xié)議的一部份。由于在定制晶片開(kāi)發(fā)過(guò)程中要承擔(dān)幾十萬(wàn)美元的NRE風(fēng)險(xiǎn)，IC代工廠商強(qiáng)烈要求每個(gè)設(shè)計(jì)都要藉由嚴(yán)格的SI問(wèn)題模擬測(cè)試，以便在成本和責(zé)任義務(wù)方面保護(hù)IC代工廠的利益免受損害。此外，藉由要求設(shè)計(jì)工程師提供SI保証，IC制造商不僅可確保能為其客戶提供高品質(zhì)的器件，而且可確保其客戶能夠設(shè)計(jì)出具有更高可制造性的晶片。
在將一塊電路板送去制造以前，既保証其高速性能又對(duì)其進(jìn)行SI驗(yàn)証測(cè)試將對(duì)電路板制造商有同樣的好處。如果電路板設(shè)計(jì)工程師采用SI驗(yàn)証方法來(lái)測(cè)試每個(gè)電路板設(shè)計(jì)，并將這種測(cè)試作為設(shè)計(jì)流程的一個(gè)固有部份，而不管設(shè)計(jì)時(shí)鐘是多少，這樣就能保証設(shè)計(jì)中的SI問(wèn)題得到解決。同樣，他們也能向客戶保証，產(chǎn)品投入使用后將不會(huì)出現(xiàn)意外的SI問(wèn)題。此外，如果在設(shè)計(jì)過(guò)程中認(rèn)真考慮了所有重要的高速布線網(wǎng)路，設(shè)計(jì)工程師就不必?fù)?dān)心為解決此類問(wèn)題對(duì)電路板設(shè)計(jì)做出的約束條件是否已經(jīng)足夠，在布板之后進(jìn)行SI驗(yàn)証就可以消除出現(xiàn)SI問(wèn)題的風(fēng)險(xiǎn)。
什么類型的模擬能為SI驗(yàn)証提供最佳的解決方案呢？理想的模擬工具應(yīng)是一次能對(duì)電路板上的所有信號(hào)進(jìn)行分析，而不是只分析幾個(gè)布線網(wǎng)路。它應(yīng)當(dāng)包含一個(gè)完整的帶損耗傳輸線模型。為簡(jiǎn)化SI問(wèn)題的分析，它還能提供廣泛而詳細(xì)的報(bào)告，并且能直觀地將某種故障同某種元件或互連線聯(lián)系起來(lái)。最后，它能提供大量的假設(shè)性分析以幫助設(shè)計(jì)工程師選擇最佳的系統(tǒng)拓樸、線端接和驅(qū)動(dòng)器/接收器。
本文總結(jié)
在一個(gè)帶有約束條件的布線布局方法中，新型EDA技術(shù)有助于最大程度地減少重復(fù)設(shè)計(jì)的次數(shù)。Viewlogic的ePlanner工具能夠幫助設(shè)計(jì)工程師在設(shè)計(jì)進(jìn)入后端布板系統(tǒng)之前建立PCB拓樸原型。這種工具包含一種圖形化的設(shè)計(jì)空間探測(cè)和互連規(guī)劃設(shè)計(jì)環(huán)境，可讓設(shè)計(jì)工程師進(jìn)行高速信號(hào)電路板設(shè)計(jì)策略的假設(shè)性分析，并為布線器配置設(shè)計(jì)淮則。
當(dāng)然，最佳的長(zhǎng)期解決方案是將SI分析移到設(shè)計(jì)過(guò)程的前端進(jìn)行，并將其與布線布局功能整合在一起，盡管這種長(zhǎng)期解決方案目前還不能實(shí)現(xiàn)，但至少電路板在進(jìn)入制造階段之前進(jìn)行SI問(wèn)題認(rèn)証和SI驗(yàn)証測(cè)試應(yīng)當(dāng)成為每個(gè)高速電路板設(shè)計(jì)過(guò)程中必不可少的一步。
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